韓国のファブレス半導体企業 Panmnesia は、CXL と UAL/イーサネットの統合を進めています。将来の CXL/UAL 統合をサポートするために、PCIe-CXL 融合チップを発売しました。一方、Meta は CXL 経由でレガシー DRAM を新しいサーバーに導入し、メモリ容量を拡張し、システム速度を向上させます。
Panmnesia は CXL コントローラーとスイッチの開発に重点を置いています。 Compute Express Link (CXL) は、シャーシ外の PCIe バス拡張であり、元々は PCIe 5.0 をベースにしており、現在は PCIe 6.0 および 7.0 規格と互換性があります。Panmnesia CEO の Myoungsoo Jung 氏は、CPU 接続スイッチは許容できないメモリアクセス遅延を引き起こし、スケーラブルなマルチヘッド デバイス (MHD) が実用的でなくなり、MHD の直接導入が強制されると業界は長年考えていたと述べました。同氏は、このようなレイテンシーの問題は、固有の標準制限ではなく初期の CXL の未熟さに起因しており、エコシステムの成熟とともに解消されるだろうと明言しました。同社の次世代 CXL コントローラ搭載スイッチは、スケーラブルで低遅延、安定したパフォーマンスを実現します。
Panmnesia は、ISCA 2026 で、最適化された次世代 CXL コントローラーとポートベース ルーティング (PBR) 対応スイッチを展示します。初期の CXL 設計では、独立したレイヤー バッファーと個別のタイミング制御を備えた PCIe IP を再利用していたため、レイヤー間同期のオーバーヘッドが大きくなり、遅延が増加しました。
Panmnesia の新しいコントローラーは、レイヤー間共有バッファーを採用してほとんどのオーバーヘッドを排除し、さらにレイヤー固有の最適化を行ってレイテンシーを低減します。従来の PCIe と初期の CXL はツリー トポロジに限定された階層ベース ルーティング (HBR) に依存していますが、PBR は固有のデバイス ポート ID を介してデータをルーティングし、柔軟な任意のトポロジを可能にします。新しいスイッチは、PBR モードと HBR モードの両方をサポートします。
従来の CXL メモリ拡張では、拡張性が制限された CPU 直接 MHD が使用されます。 Panmnesia のファブリック スイッチは、同等の遅延とより高いシステム帯域幅で大規模なメモリ拡張を可能にし、テストで最大 64 の接続ノードを安定してサポートします。
Panmnesia は、プレリリース PCIe 6.4-CXL 3.2 フュージョン スイッチ チップを展開しました。アップグレードされた IP には CXL 4.0 機能が統合されており、完全な PCIe 7.0-CXL 4.0 コンボ ソリューションを提供します。Panmnesia と Meta は、6 月 29 日の ISCA 2026 Industry Session で連続論文を発表します。 Panmnesia の論文では、シリコンで実証されたメモリ中心のファブリック向けの低遅延 CXL コントローラーと PBR スイッチについて説明しています。 Meta の論文では、ハイパースケール データセンター向けのフルスタック CXL 導入ソリューションである Vistara を紹介しています。
メモリの供給不足、コストの上昇、納期の遅れに直面している Meta の Vistara チームは、標準の CXL インターコネクトを介してサーバーローカルの DDR5 メモリと並行して、廃棄された DDR4 DIMM を再利用することを提案しています。このアプローチにより、ほぼゼロコストでのメモリ拡張、より高い動作パフォーマンス、より低い二酸化炭素排出が可能になります。
業界での CXL の導入が遅れているのは、CXL メモリの帯域幅の低さ、遅延の高さ、実行時のオーバーヘッドが原因です。 Meta の実稼働データによると、CXL 拡張メモリはローカル メモリに比べて 10 倍低い帯域幅と 60% 高い遅延を実現します。さらに、ほとんどの商用 CXL ソリューションは DRAM とコントローラを統合しており、DDR4 サポートを欠いているため、レガシー メモリの再利用がブロックされています。
Meta は、ハードウェアとソフトウェアの共同設計を通じて、これらの問題点を解決します。 DRAM の再利用、電力効率、低遅延を実現するために最適化されたカスタム Vistara CXL ASIC を開発しました。ソフトウェア側では、強化された透過的ページ配置 (TPP) ソリューションにより、ローカル/拡張メモリの比率が動的に調整され、ワークロード固有の構成が自動化され、遅延の影響を受けやすいワークロードの CXL メモリが無効になります。
この文書では、CXL の実用的な価値と、さまざまなワークロード全体での大幅なパフォーマンスの向上を完全に検証しています。 Meta のソリューションは、分散型 ML 推論サーバーの導入を 25% 削減し、分散キャッシュの平均遅延を 29% 削減します。
ISCA 2026は6月27日から7月1日まで米国ローリーで開催されます。 Panmnesia パートナーは、プレリリースの PCIe 6.4-CXL 3.2 フュージョン スイッチ チップ、パイロット システム、および PCIe 7.0-CXL 4.0 コンボ IP にアクセスできます。
脚注: CXL スイッチは、GPU、メモリ、その他のシステム デバイスをブリッジします。 PBR は柔軟な任意のネットワーク トポロジをサポートし、HBR の厳格なツリー構造を上回り、アーキテクチャの柔軟性を向上させます。 NVIDIA NVLink のライバルである Ultra Accelerator Link (UAL) は、ベンダー間の高速 AI アクセラレータ相互接続を可能にします。その提携には、AMD、AWS、Google、Microsoft、Meta、Panmnesia、その他の主要な業界プレーヤーが含まれています。
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